Реализация памяти на PLD

Какой памяти соответствует данный рисунок?

Какой памяти соответствует данный рисунок?

Блоковая память может быть реализована на

RAM32x1D это

Представленная следующим кодом VHDL-модель программой синтеза XST
будет реализована на...



entity raminfr is
port (clk : in std_logic;
we : in std_logic;
a : in std_logic_vector(4 downto 0);
dpra : in std_logic_vector(4 downto 0);
di : in std_logic_vector(3 downto 0);
spo : out std_logic_vector(3 downto 0);
dpo : out std_logic_vector(3 downto 0));
end raminfr;
architecture syn of raminfr is
type ram_type is array (31 downto 0) of std_logic_vector (3 downto 0);
signal RAM : ram_type;
begin
process (clk) begin
if (clk'event and clk = '1') then
if (we = '1') then
RAM(conv_integer(a)) <= di;
end if;
end if;
end process;
spo <= RAM(conv_integer(a));
dpo <= RAM(conv_integer(dpra));
end syn;

Представленная следующим кодом VHDL-модель программой синтеза XST
будет реализована на...




entity raminfr is
port (clk : in std_logic;
we : in std_logic;
a : in std_logic_vector(4 downto 0);
di : in std_logic_vector(3 downto 0);
do : out std_logic_vector(3 downto 0));
end raminfr;
architecture syn of raminfr is
type ram_type is array (31 downto 0) of std_logic_vector (3 downto 0);
signal RAM : ram_type;
signal read_a : std_logic_vector(4 downto 0);
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (we = '1') then
RAM(conv_integer(a)) <= di;
end if;
read_a <= a;
end if;
end process;
do <= RAM(conv_integer(read_a));
end syn;

В примитиве

RAM64x1S это

RAM32x1S это

RAM16x1S это

Программой XST модель, представленная следующим кодом, будет реализована как



entity ram_D_S is
port (clk : in std_logic;
we : in std_logic;
a : in std_logic_vector(4 downto 0);
dpra : in std_logic_vector(4 downto 0);
di : in std_logic_vector(3 downto 0);
spo : out std_logic_vector(3 downto 0);
dpo : out std_logic_vector(3 downto 0));
end ram_D_S;
architecture syn of ram_D_S is
type ram_type is array (31 downto 0) of std_logic_vector (3 downto 0);
signal RAM : ram_type;
signal read_a : std_logic_vector(4 downto 0);
signal read_dpra : std_logic_vector(4 downto 0);
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (we = '1') then
RAM(conv_integer(a)) <= di;
end if;
read_a <= a;
read_dpra <= dpra;
end if;
end process;
spo <= RAM(conv_integer(read_a));
dpo <= RAM(conv_integer(read_dpra));
end syn;

По умолчанию программа синтеза XST реализует память с асинхронным чтением на

Выражение для XST
attribute ram_style of RAM:signal is “auto”;
указывает, что

Регистровая память может быть реализована на

По умолчанию программа синтеза XST реализует память с синхронным чтением
на

Атрибут RAM_extract программы XST определяет будет ли

RAM16x1D это

Распределенная память может быть реализована на

RAM64x1D это

Представленная следующим кодом VHDL-модель программой синтеза XST
будет реализована на...



entity ram_test is
port (d: in std_logic_vector(7 downto 0);
a: in std_logic_vector(6 downto 0
we: in std_logic; -- вход разрешения записи
clk: in std_logic;
q: out std_logic_vector(7 downto 0));
end ram_test;
architecture rtl of ram_test is
type mem_type is array (127 downto 0) of
std_logic_vector (7 downto 0);
signal mem: mem_type;
begin
process (clk)
begin
if rising_edge(clk) then
if (we = '1') then mem(conv_integer(a))<= d;
end if;
end if;
end process;
q <= mem(conv_integer (a));
end rtl;

Какой памяти соответствует данный рисунок?

Выражение для XST
attribute ram_style of RAM:signal is “distributed”;
указывает, что

Выражение для XST
attribute ram_style of RAM:signal is “block”;
указывает, что